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參數(shù)資料
| 型號： | MC68MH360RC25V |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | QUad Integrated Communications Controller Users Manual |
| 中文描述： | 32-BIT, 25 MHz, RISC MICROCONTROLLER, CPGA241 |
| 封裝： | PGA-241 |
| 文件頁數(shù)： | 568/962頁 |
| 文件大小： | 2817K |
| 代理商： | MC68MH360RC25V |
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Serial Communication Controllers (SCCs)
7-244
MC68360 USER’S MANUAL
MOTOROLA
Figure 7-68. QUICC Ethernet Serial CAM Interface
The CAM control logic uses RSTRT, in combination with the RXD and RCLK signals, to
store the destination address, source address, etc. and generate writes to the CAM for
address recognition. In addition, the RENA signal supplied from the EEST may be used to
abort the comparison if a collision occurs on the receive frame.
After the comparison occurs, the CAM control logic asserts the receive reject (RRJCT) pin,
if the current receive frame should be rejected. The QUICC Ethernet controller will then
immediately stop writing data to system memory and will reuse the buffer(s) for the next
frame. If the CAM wishes to accept the frame, the CAM control logic does nothing (RRJCT
is not asserted). If RRJCT is asserted, it must be asserted prior to the end of the receive
frame.
QUICC
SCC
TENA (RTS)
TCLK (CLKx)
RxD
RENA (CD)
RCLK (CLKx)
CLSN (CTS)
RSTRT
RRJCT
PARALLEL I/O
TX
TENA
TCLK
RX
RENA
RCLK
CLSN
LOOP
P
EEST
MC68160
TO MEDIA
SHIFT REGISTER
AND
CAMCONTROL
CAM
B
NOTE: The receive data is sent directly from the EEST serial interface to the CAM using RXD and RCLK. RSTRT is asserted
at the beginning of the destination address. RRJCT should be asserted during the frame to cause the frame to be rejected.
The system bus is used for CAM initialization and maintenance.
SYSTEMBUS
PREAMBLE
FRAME
CHECK
SEQUENCE
4 B
START
FRAME
DELIMITER
1 B
7 BYTES
46–1500 BYTES
DEST.
ADDR.
SOURCE
ADDR.
6 BYTES
2 BYTES
TYPE/
LENGTH
6 BYTES
RSTRT
RRJCT
RXD
FRAME REJECTED IF ASSERTED DURING FRAME RECEPTION.
FURTHER TRANSMISSIONS ON SYSTEMBUS CEASE, AND
BUFFER DESCRIPTORS ARE REUSED.
PB15–PB8
DATA
OPTIONAL
FRAME TAG
BYTE
ASSERTED ON SECOND DESTINATION
ADDRESS BIT FOR A DURATION OF ONE
BIT TIME.
SDACK2–SDACK1
TxD
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