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參數資料
| 型號： | MC68HC912DT128A |
| 廠商： | Motorola, Inc. |
| 英文描述： | microcontroller unit 16BIT DEVICE |
| 中文描述： | 16位微控制器裝置 |
| 文件頁數： | 367/404頁 |
| 文件大小： | 2141K |
| 代理商： | MC68HC912DT128A |
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Electrical Characteristics
Tables of Data
MC68HC912DT128A Rev 2.0
MOTOROLA
Electrical Characteristics
367
17-elec
Table 78 Multiplexed Expansion Bus Timing
V
DD
=
5.0 Vdc
±
10%, V
SS
=
0 Vdc, T
A
=
T
L
to T
H
, unless otherwise noted
Num
Characteristic
(1), (2), (3), (4)
1. All timings are calculated for normal port drives.
2. Crystal input is required to be within 45% to 55% duty.
3. Reduced drive must be off to meet these timings.
4. Unequalled loading of pins will affect relative timing numbers.
5. This characteristic is affected by clock stretch.
Add N
×
t
cyc
where N = 0, 1, 2, or 3, depending on the number of clock stretches.
6. Without TAG enabled.
Delay
Symbol
8 MHz
Unit
Min
Max
Frequency of operation (E-clock frequency)
f
o
0.004
8.0
MHz
1
Cycle time
t
cyc
=
1
/
f
o
—
t
cyc
PW
EL
PW
EH
t
AD
t
AV
t
MAH
t
AHDS
t
DHZ
t
DSR
t
DHR
t
DDW
t
DHW
t
DSW
t
RWD
t
RWV
t
RWH
t
LSD
t
LSV
t
LSH
t
ACCA
t
ACCE
t
DBED
t
DBE
t
DBEH
0.125
250
μ
s
2
Pulse width, E low
Pulse width, E high
(5)
PW
EL
=
t
cyc
/
2
+
delay
PW
EH
=
t
cyc
/
2
+
delay
t
AD
=
t
cyc
/
4
+
delay
t
AV
=
PW
EL
t
AD
t
MAH
=
t
cyc
/
4
+
delay
2
2
60
ns
3
60
ns
5
Address delay time
14
45
ns
7
Address valid time to ECLK rise
—
15
ns
8
Multiplexed address hold time
16
15
ns
9
Address Hold to Data Valid
—
5
ns
10
Data Hold to High Z
t
DHZ
=
t
AD
20
—
20
ns
11
Read data setup time
—
38
ns
12
Read data hold time
—
0
ns
13
Write data delay time
t
DDW
=
t
cyc
/
4
+
delay
t
DHW
=
t
cyc
/
4
+
delay
t
DSW
=
PW
EH
t
DDW
t
RWD
=
t
cyc
/
4
+
delay
t
RWV
=
PW
EL
t
RWD
t
RWH
=
t
cyc
/
4
+
delay
t
LSD
=
t
cyc
/
4
+
delay
t
LSV
=
PW
EL
t
LSD
t
LSH
=
t
cyc
/
4
+
delay
t
ACCA
=
t
cyc
t
AD
t
DSR
t
ACCE
=
PW
EH
t
DSR
t
DBED
=
t
cyc
/
4
+
delay
t
DBE
=
PW
EH
t
DBED
14
45
ns
14
Write data hold time
Write data setup time
(5)
11
20
ns
15
—
15
ns
16
Read/write delay time
19
50
ns
17
Read/write valid time to E rise
—
10
ns
18
Read/write hold time
Low strobe
(6)
delay time
Low strobe
(6)
valid time to E rise
Low strobe
(6)
hold time
Address access time
(5)
Access time from E rise
(5)
DBE delay from ECLK rise
(5)
2
6
5
ns
19
26
57
ns
20
—
3
ns
21
2
6
5
ns
22
—
26
ns
23
—
22
ns
24
20
51
ns
25
DBE valid time
—
9
ns
26
DBE hold time from ECLK fall
0
10
ns
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PDF描述 |
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參數描述 |
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