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參數(shù)資料
| 型號(hào)： | MC912DG128A |
| 廠商： | Motorola, Inc. |
| 英文描述： | microcontroller unit 16BIT DEVICE |
| 中文描述： | 16位微控制器裝置 |
| 文件頁(yè)數(shù)： | 155/404頁(yè) |
| 文件大小： | 2141K |
| 代理商： | MC912DG128A |
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Clock Functions
Limp-Home and Fast STOP Recovery modes
MC68HC912DT128A Rev 2.0
MOTOROLA
Clock Functions
155
21-clock
Read and write anytime. Exceptions are listed below for each bit.
LOCKIE
—
PLL LOCK Interrupt Enable
0 = PLL LOCK interrupt is disabled
1 = PLL LOCK interrupt is enabled
Forced to 0 when VDDPLL=0.
PLLON
—
Phase Lock Loop On
0 = Turns the PLL off.
1 = Turns on the phase lock loop circuit. If AUTO is set, the PLL will
lock automatically.
Cannot be cleared when BCSP = 1 (PLL selected as bus clock). Forced
to 0 when VDDPLL is at VSS level. In limp-home mode, the output of
PLLON is forced to 1, but the PLLON bit reads the latched value.
AUTO
—
Automatic Bandwidth Control
0 = Automatic Mode Control is disabled and the PLL is under
software control, using ACQ bit.
1 = Automatic Mode Control is enabled. ACQ bit is read only.
Automatic bandwidth control selects either the high bandwidth
(acquisition) mode or the low bandwidth (tracking) mode depending
on how close to the desired frequency the VCO is running. See
Electrical Characteristics
.
PLLCR
—
PLL Control Register
$003C
Bit 7
6
5
4
3
2
1
Bit 0
LOCKIE
PLLON
AUTO
ACQ
0
PSTP
LHIE
NOLHM
RESET:
0
—
(1)
1
0
0
0
0
—
(2)
1. Set when VDDPLL power supply is high. Forced to 0 when VDDPLL is low.
2. Cleared when VDDPLL power supply is high. Forced to 1 when VDDPLL is low.
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